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    • 专利摘要:
    Ein Speicherbauelement umfasst ein Speicherzellen-Array (74), Signaleingänge (18), Eingangsverstärker (38), die mit je einem der Signaleingänge (18) verbunden sind, zum Empfangen, Verstärken und Ausgeben von Daten-, Adress- oder Steuersignalen, einen Daten-, Adress- oder Steuersignal-Generator (76) für das Speicherzellen-Array (74), ein erstes Versorgungsnetz (22, 24) zur Leistungsversorgung der Eingangsverstärker (38) und ein zweites Versorgungsnetz (66, 72) zur Leistungsversorgung des Daten-, Adress- oder Steuersignal-Generators (76) und ist dadurch gekennzeichnet, dass das erste Versorgungsnetz (22, 24) und das zweite Versorgungsnetz (66, 72) keine direkte Verbindung aufweisen.
    公开号:DE102004001434A1
    申请号:DE200410001434
    申请日:2004-01-09
    公开日:2005-08-04
    发明作者:Andre Dr. Schäfer
    申请人:Infineon Technologies AG；
    IPC主号:G11C5-14
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf ein Speicherbauelement undinsbesondere auf ein Speicherbauelement mit einer verbesserten Noise-Unempfindlichkeitder Eingangsverstärkerbzw. Empfängerbzw. Receiver.
    [0002] Beibisherigen Speicherbauelementen stellte aufgrund der geringen Geschwindigkeitdes Datenaustausches mit externen Datenquellen, beispielsweise miteinem Bus oder einem Prozessor, die Noise- bzw. Rausch-Empfindlichkeitder Eingangsverstärkerkeinen limitierenden Faktor bzw. kein entscheidendes Charakteristikumder Leistungsfähigkeit derEingangsverstärkerdar. Die Rausch-Empfindlichkeit der Eingangsverstärker wurdeaus diesem Grund auch noch nicht näher untersucht oder optimiert.
    [0003] Hochleistungs-Eingangsverstärker heutiger Hochgeschwindigkeits-DRAMs,beispielsweise DDRII-SDRAMs, oder Grafik-Chips sehen einen Datenaustauschmit so hohen Geschwindigkeiten bzw. Datenraten vor, dass die Einkopplungvon Rauschen überVersorgungs-, Signal- und Referenzsignal-Anschlüsse die Leistungsfähigkeitder Hochleistungs-Eingangsverstärkerbeschränkt.
    [0004] DieAufgabe der vorliegenden Erfindung besteht darin, ein verbessertesSpeicherbauelement zu schaffen, das insbesondere gegenüber derEinkopplung von Rauschen eine verbesserte Unempfindlichkeit aufweist.
    [0005] DieseAufgabe wird durch ein Speicherbauelement gemäß dem Patentanspruch 1 gelöst.
    [0006] BevorzugteWeiterbildungen sind in den abhängigenAnsprüchendefiniert.
    [0007] Dievorliegende Erfindung schafft ein Speicherbauelement mit einem Speicherzellen-Array,Signaleingängen,Eingangsverstärkern,die mit je einem der Signaleingängeverbunden sind, zum Empfangen, Verstärken und Ausgeben von Daten-, Adress-oder Steuersignalen, einem Daten-, Adress- oder Steuersignal-Generator für das Speicherzellen-Array,einem ersten Versorgungsnetz zur Leistungsversorgung der Eingangsverstärker undeinem zweiten Versorgungsnetz zur Leistungsversorgung des Daten-,Adress- oder Steuersignal-Generators, gekennzeichnet dadurch, dassdas erste Versorgungsnetz und das zweite Versorgungsnetz keine direkteVerbindung aufweisen.
    [0008] Vorzugsweiseweist das erfindungsgemäße Speicherbauelementferner einen ersten externen Leistungseingang, der mit dem erstenVersorgungsnetz verbunden ist, und einen zweiten externen Leistungseingang,der mit dem zweiten Versorgungsnetz verbunden ist, auf.
    [0009] Alternativsind bei dem erfindungsgemäßen Speicherbauelementdas erste Versorgungsnetz übereine erste Eingangsinduktivitätmit einem ersten externen Leistungseingang und das zweite Versorgungsnetz über einezweite Eingangsinduktivitätmit dem ersten externen Leistungseingang oder mit einem zweitenexternen Leistungseingang verbunden.
    [0010] Dievorliegende Erfindung beruht auf der Erkenntnis, dass ein erheblicherAnteil des Rauschens und der sonstigen Störungen, die auf die Eingangsverstärker desSpeicherbauelements eingekoppelt werden, von Schaltvorgängen inund an Daten-, Adress- undSteuersignal-Generatoren des Speicherzellen-Arrays und von anderenSchaltkreisen des sogenannten Core/Logic-Bereichs erzeugt werden.Weiterhin beruht die vorliegende Erfindung auf der Erkenntnis, dassdiese Störungenin erster Linie und sehr direkt überdas Versorgungsnetz des Speicherbauelements übertragen werden. Ausgehendvon diesen Erkenntnissen beruht die vorliegende Erfindung auf derIdee, zwei voneinander ge trennte Versorgungsnetze vorzusehen, vondenen eines (vorzugsweise ausschließlich) die Eingangsverstärker unddas andere vorzugsweise den gesamten Core/Logic-Bereich oder zumindestdessen intensivste Störquellenversorgt, vor allem die Daten-, Adress- und Steuersignal-Generatorendes Speicherzellen-Arrays.
    [0011] EinVorteil der vorliegenden Erfindung besteht darin, dass die Trennungdes Versorgungsnetzes fürdie Eingangsverstärkervom Versorgungsnetz des Core/Logic-Bereichs eine Übertragungvon Störungenaus dem Core/Logic-Bereich auf die Eingangsverstärker weitgehend reduziert oderunterdrückt.Die Versorgung der getrennten Versorgungsnetze über getrennte Leistungseingänge istin diesem Zusammenhang besonders vorteilhaft, weil durch externeSchaltungen die Versorgungsspannungen der beiden Versorgungsnetzeoptimal stabilisiert und voneinander entkoppelt werden können. Aberauch eine Verbindung der beiden Versorgungsnetze über zweigetrennte Eingangsinduktivitätenmit demselben externen Leistungseingang hat eine weitgehende Entkopplungder Versorgungsnetze zur Folge.
    [0012] Gemäß einembevorzugten Ausführungsbeispielder vorliegenden Erfindung ist ferner das Versorgungsnetz, mit demdie Eingangsverstärkerverbunden sind, so aufgebaut und abgestimmt, dass seine Übertragungsfunktionder Übertragungsfunktion jedesSignaleingangs und eines Referenzsignaleingangs entspricht. Gleiche Übertragungsfunktionen derSignaleingänge,des Referenzsignaleingangs sowie des Leistungseingangs und des Versorgungsnetzeshaben zur Folge, dass von externen Rausch- und Störungs-Quellenauf die Signaleingänge,den Referenzsignaleingang und den Leistungseingang eingekoppelteStörungengleichphasig an entsprechenden Eingängen der Eingangsverstärker empfangenwerden. Gleichphasig empfangene Störungen löschen sich im Wesentlichengegenseitig aus bzw. kompensieren einander. Auf diese Weise kanndie Wirkung nicht nur von Störungen,die innerhalb des Speicherbauelements erzeugt werden, sondern auchsolcher, die außerhalbdes Spei cherbauelements erzeugt bzw. eingekoppelt werden, starkreduziert werden.
    [0013] Nachfolgendwerden bevorzugte Ausführungsbeispieleder vorliegenden Erfindung mit Bezug auf die beiliegende Figur näher erläutert. Eszeigt:
    [0014] 1 einschematisches Schaltungsdiagramm eines Speicherbauelements gemäß einem bevorzugtenAusführungsbeispielder vorliegenden Erfindung.
    [0015] 1 istein schematisches Schaltungsdiagramm, das ein Speicherbauelement 10 gemäß einembevorzugten Ausführungsbeispielder vorliegenden Erfindung zeigt. Das Speicherbauelement 10 weisteinen ersten Anschlusskontakt 12 auf, an den ein Bezugspotential(Masse) VSSR,extern angelegt wird. Fernerweist das Speicherbauelement 10 einen zweiten Anschlusskontakt 14 auf,an den von außen(relativ zum ersten Anschlusskontakt) eine Versorgungsspannung VDDR,extern angelegt wird. Ferner weist dasSpeicherbauelement 10 einen dritten Anschlusskontakt 16 auf,an den von außenein Referenzpotential bzw. eine Referenzspannung (relativ zum ersten Anschlusskontakt 12)VREF,extern angelegt wird. Ferner weistdas Speicherbauelement 10 vierte Anschlusskontakte 18 auf,an die von außenSignale Sig1,extern, Sig2,extern,... angelegt werden.
    [0016] Derzweite Anschlusskontakt 14 und der erste Anschlusskontakt 12 bildeneinen Leistungseingang, der dritte Anschlusskontakt 16 undder erste Anschlusskontakt 12 bilden einen Referenzspannungseingang,und jeder der vierten Anschlusskontakte 18 bildet mit demersten Anschlusskontakt 12 einen Signaleingang. Vereinfachendwerden auch der zweite Anschlusskontakt 14 alleine alsLeistungseingang, der dritte Anschlusskontakt 16 alleineals Referenzspannungseingang und jeder einzelne vierte Anschlusskontakt 18 alleineals Signaleingang bezeich net, wobei impliziert wird, dass Spannungenimmer relativ zum ersten Anschlusskontakt 12 gemessen werden.
    [0017] Fernerweist das Speicherbauelement 10 Potentialschienen bzw.Leiterbahnstrukturen 22, 24, 26 auf,die überje eine Eingangsinduktivität 32, 34, 36 mitje einem Anschlusskontakt 12, 14, 16 verbundensind. Die erste Potentialschiene 22 ist über die ersteEingangsinduktivität 32 mitdem ersten Anschlusskontakt 12 verbunden. Das PotentialVSSR,intern der ersten Potentialschiene 22 kanndeshalb vom extern angelegten Bezugspotential VSSR,extern abweichen.Die zweite Potentialschiene 24 ist über die zweite Eingangsinduktivität 34 mitdem zweiten Anschlusskontakt 14 verbunden. Das PotentialVDDR,intern der zweiten Potentialschiene 24 kanndeshalb vom extern angelegten Versorgungspotential VDDR,extern abweichen.Die dritte Potentialschiene 26 ist über die dritte Eingangsinduktivität 36 mitdem ersten Anschlusskontakt 12 verbunden. Das PotentialVREF,intern der dritten Potentialschiene 26 kanndeshalb vom extern angelegten Bezugspotential VREF,extern abweichen.Die Eingangsinduktivitäten 32, 34, 36 sindparasitäre(Leitungs-) Induktivitätenoder auch dedizierte integrierte oder diskrete Bauelemente oderweisen beide Anteile auf. Sie beeinflussen insbesondere die Übertragungschnell variierender Signale, beispielsweise Störsignale, von außen aufdie Potentialschienen 22, 24, 26.
    [0018] Fernerumfasst das Speicherbauelement 10 Eingangsverstärker 38 (Rec1,Rec2, ...). Jeder Eingangsverstärker 38 umfassteinen ersten Eingangsanschluss 40 (Sig), der über je einevierte Eingangsinduktivität 42 mitje einem der vierten Anschlusskontakte 18 verbunden ist,und einen zweiten Eingangsanschluss 44 (vref), der jeweils über einenWiderstand 46 (R1, R2, ...) mit der dritten Schiene 26 und über einenKondensator 48 (C1, C2, ...) mit der ersten Schiene 22 verbundenist. Durch die Fortsetzungspunkte 50 ist angedeutet, dassdas Speicherbauelement 10 vorzugsweise weitere Eingangsverstärker 38 aufweist,die auf entsprechende Weise mit weiteren vierten Anschlusskontakten 18,mit der ersten Potentialschiene 22 und mit der drittenPotentialschiene 26 verbunden sind. Im Sinne einer übersichtlichenDarstellung sind ferner in 1 weitereVerbindungen nicht dargestellt, beispielsweise Verbindungen zwischender ersten Potentialschiene 22 und der zweiten Potentialschiene 24 einerseitsund den Eingangsverstärkern 38 andererseits.
    [0019] Fernerumfasst das Speicherbauelement 10 ein erstes Abstimm-Netzwerk 52 (ANW1),das zwischen die dritten Potentialschiene 26 und die erste Potentialschiene 22 geschaltetist, und ein zweites Abstimm-Netzwerk 54, das zwischendie zweite Potentialschiene 24 und die erste Potentialschiene 22 geschaltetist.
    [0020] Fernerumfasst das Speicherbauelement 10 einen Core/Logic-Bereich 60,der unter anderem ein oder mehrere Speicherzellen-Arrays, zugeordnete Daten-,Adress- und Steuersignal-Generatoren,Befehls- und Adress-Decoder etc. umfasst. Ferner umfasst das Speicherbauelement 10 einenoder mehrere fünfteAnschlusskontakte 62, die über fünfte Eingangsinduktivitäten 64 miteiner vierten Potentialschiene 66 des Core/Logic-Bereichs 60 verbunden sind,und einen oder mehrere sechste Anschlusskontakte 68, die über sechsteEingangsinduktivitäten 70 miteiner fünftenPotentialschiene 72 des Core/Logic-Bereichs 60 verbunden sind.An den oder die fünftenAnschlusskontakte 62 wird von außen ein Bezugspotential VSS,extern angelegt. An den oder die sechstenAnschlusskontakte 68 wird von außen ein VersorgungspotentialVDD,extern angelegt.
    [0021] DerCore/Logic-Bereich umfasst ferner insbesondere ein Speicherzellen-Array 74 undeinen Daten-, Adress- oder Steuersignal-Dekoder 76, der mitder fünftenPotentialschiene 72 und der vierten Potentialschiene 66 verbundenist und überdiese elektrische Leistung bezieht.
    [0022] Fernerumfasst das Speicherbauelement 10 einen Ausgangstreiber-Bereich 80,der in erster Linie eine Reihe von nicht dargestellten Ausgangs-Treibernbzw. Verstärkernumfasst, die an nicht dargestellten Datenausgängen bereitzustellende Signale treibenbzw. verstärken,welche aus dem Speicherzellen-Array 74 gelesene Daten oderauch Statusinformationen des Speicherbauelements 10 darstellen. DasSpeicherbauelement 10 umfasst ferner einen oder mehreresiebte Anschlusskontakte 82, die über siebte Eingangsinduktivitäten 84 miteiner sechsten Potentialschiene 86 des Ausgangstreiber-Bereichs 80 verbundensind, und einen oder mehrere achte Anschlusskontakte 88,die überachte Eingangsinduktivitäten 90 miteiner siebten Potentialschiene 92 des Ausgangstreiber-Bereichs 80 verbundensind.
    [0023] Dieerste Potentialschiene 22 und die zweite Potentialschiene 24 bildenein erstes Versorgungsnetz, überdas die Eingangsverstärker 38 mitdem ersten Anschlusskontakt 12 und dem zweiten Anschlusskontakt 14 verbundensind und mit elektrischer Leistung versorgt werden. Dieses Versorgungsnetzkann weitere Komponenten umfassen, insbesondere beispielsweise nichtdargestellte Verzweigungen. Auch die erste und die zweite Eingangsinduktivität 32, 34 können zumersten Versorgungsnetz gezähltwerden.
    [0024] Entsprechendbilden die vierte Potentialschiene 66 und die fünfte Potentialschiene 72 ein zweitesVersorgungsnetz oder zumindest einen Teil eines zweiten Versorgungsnetzesfür denCore/Logic-Bereich 60, überdas dieser mit den Anschlusskontakten 62, 68 verbundenist und mit elektrischer Leistung versorgt wird. Entsprechend bildendie sechst Potentialschiene 86 und die siebte Potentialschiene 92 eindrittes Versorgungsnetz oder auch nur einen Teil eines Versorgungsnetzesfür denAusgangstreiber-Bereich, überdas dieser mit den Anschlusskontakten 82, 88 verbundenist und mit elektrischer Leistung versorgt wird.
    [0025] In 1 istdeutlich erkennbar, dass das erste und das zweite Versorgungsnetzals getrennte Versorgungsnetze ausgebildet und insbesondere von einandergetrennt bzw. isoliert sind. Diese Trennung zwischen den Versorgungsnetzenbedeutet insbesondere, dass keine direkte galvanische und vorzugsweisenur eine minimale parasitärekapazitive oder induktive Kopplung zwischen den Versorgungsnetzenexistiert.
    [0026] Wennein Eingangsverstärker 38 schaltet, kanninfolge einer kapazitiven Kopplung der interne Pegel des Referenzpotentialsbzw. das Potential VREF,intern der drittenPotentialschiene 26 variieren. Diese Variation des Potentialsder dritten Potentialschiene 26 zählt zu den On-Chip-Noise-Effektenund wird als Receiver-Kick-Back-Noise bezeichnet. Sie kann bei anderenEingangsverstärkern 38 eineVeränderungdes Schaltverhaltens bewirken. Um diesen Einfluss zu verhindernoder zumindest zu minimieren, sind die zweiten Eingangsanschlüsse 44 (vref) derEingangsverstärker 38 über Tiefpass-Filtermit der dritten Potentialschiene 26 verbunden. Insbesonderesind die zweiten Eingangsanschlüsse 44 der Eingangsverstärker 38 jeweils über einenWiderstand 46 (R1, R2,...) mit der dritten Potentialschiene 26 und über einenKondensator 48 (C1, C2,...) mit der ersten Potentialschiene 22 verbunden.
    [0027] DieseSchaltung bewirkt eine sehr weitgehende Entkopplung der Eingangsverstärker 38 voneinander,hat jedoch den Nachteil, dass die Eingangsverstärker 38 über ihrezweiten Eingangsanschlüsse 44 unddie Kondensatoren 48 kapazitiv mit der ersten Potentialschiene 22 undderen Potential VSSR,intern gekoppelt sind.Bei der nicht dargestellten herkömmlichenVerbindung zwischen der ersten Potentialschienen 22 undder vierten Potentialschiene 66 der ersten Versorgungsnetzesder Eingangsverstärker 38 unddes zweiten Versorgungsnetzes des Core/Logic-Bereichs 60 werdendie Eingangsverstärker 38 undihre Leistungsfähigkeitnachhaltig durch einen weiteren On-Chip-Noise-Effekt, nämlich das Set-Rauschen (Set-Noise)beeinträchtigt.Dieses entsteht dadurch, dass die Stromaufnahme von Verbrauchern,insbesondere beispielsweise Daten-, Adress- oder Stromsignal-Generatoren 76 imCore/Logic-Bereich 60, Schwingungen und andere Variationender Potentiale VSS,intern, VDD,intern dervierten Potentialschiene 66 und der fünften Potentialschiene 72 bewirken. Über dienicht dargestellte herkömmliche Verbindungzwischen der ersten Potentialschiene 22 und der viertenPotentialschiene 66 bzw. zwischen der zweiten Potentialschiene 24 undder fünftenPotentialschiene 72 erfolgt herkömmlich eine Übertragungdieser Störungenin den Bereich der Eingangsverstärker 38.Die Störungenwerden dann auf verschiedenen Wegen, vor allem kapazitiv über dieKondensatoren 48 auf die zweiten Eingangsanschlüsse 44 (vref)der Eingangsverstärker 38 übertragen.
    [0028] Dasbeschriebene Set-Rauschen könnte zwardurch eine Entfernung der Kondensatoren 44 bzw. deren Koppel-Kapazitäten C1, C2, ... drastisch verringertwerden. Dies hättejedoch eine ebenfalls drastische Vergrößerung der oben beschriebenen Kopplungzwischen den Eingangsverstärkern 38 zur Folge.Ferner wäredie Entfernung der Kondensatoren 48 im Zusammenhang mitder im Folgenden beschriebenen Abwehr von Rauschen und anderen Störsignalen,deren Quellen außerhalbdes Speicherbauelements 10 liegen, nachteilig.
    [0029] Nebenden beschriebenen On-Chip-Einflüssen,nämlichdem Receiver-Kick-Back-Noise und dem Set-Noise, beeinflussen außerhalbdes Speicherbauelements 10 erzeugte Rausch- und andereStörsignaledie Eingangsverstärker 38 undderen Leistungsfähigkeit.Diese Störsignalewerden oft gleichphasig und mit gleicher Amplitude auf die externenPower-Ground-Planes d.h. die externen Potentialschienen für das Bezugspotential,das Versorgungspotential und das Referenzpotential und auf die externenSignalwege eingekoppelt. Sie haben deshalb primär gleichphasige und mit gleicherAmplitude schwingende Variationen der Potentiale an den Anschlusskontakten 12, 14, 16, 18 für das Bezugspotential,das Versorgungspotential, das Referenzpotential und das Signal zurFolge.
    [0030] Gemäß der vorliegendenErfindung weisen der Leistungseingang, der Referenzsignaleingang unddie Signaleingängeund vorzugsweise alle Anschlusskontakte 12, 14, 16, 18 jeweilszusammen mit den entsprechenden Eingangsinduktivitäten 32, 34, 36, 42 undden entsprechenden Potentialschienen 22, 24, 26 diegleichen bzw. aneinander angepasste bzw. aufeinander abgestimmte Übertragungsfunktionenfür eine Übertragungeines extern induzierten Signals auf die Eingangsverstärker 38 auf.Dadurch wird bewirkt, dass extern gleichphasig und mit gleicherAmplitude induzierte Störungenauch gleichphasig und mit gleicher Amplitude die Eingangsverstärker 38 erreichen.Die Eingangsanschlüsse 40, 44 und weitere,nicht dargestellte Eingangsanschlüsse der Eingangsverstärker 38 schwingenbzw. variieren somit ebenfalls gleichphasig und mit gleicher Amplitude,so dass die Potentialdifferenzen zwischen den Eingangsanschlüssen derEingangsverstärker 38 vonden extern induzierten Störsignalennicht beeinflusst werden.
    [0031] DieAbstimmung bzw. der Abgleich der Übertragungsfunktion gemäß der vorliegendenErfindung erfolgt durch geeignete Wahl der Eingangsinduktivitäten 32, 34, 36, 42,die den Anschlusskontakten 12, 14, 16, 18 nachgeschaltetsind. Die Abstimmung der Übertragungsfunktionenerfolgt vorzugsweise ferner übereine geeignete Wahl der Koppelkapazitäten C1, C2, ... der Kondensatoren 48. Fernerist die Verwendung geeigneter (vorzugsweise passiver) Abstimm-Netzwerke 52, 54 (ANW1,ANW2), wie sie in anderen Bereichen der Technik bekannt sind, vorteilhaft.
    [0032] Diein 1 dargestellte Aufteilung bzw. Trennung der Versorgungsnetzefür dieEingangsverstärker 38 undden Core/Logic-Bereich 60 und die beschriebene Abstimmungder Übertragungsfunktionenreduzieren die Einkopplung von internen und externen Rausch- undanderen Stör-Ereignissenin die Eingangsverstärker 38 drastischund steigern somit die Gesamtleistung des DRAMs entsprechend. Vorzugsweisewerden dabei alle Eingangsverstärker, über diedas Speicherbauelement 10 verfügt, mit dem aus der erstenPotentialschiene 22 und der zweiten Potentialschiene 24 gebildetenersten Versorgungsnetz verbunden. Vorzugsweise versorgt dieses Versorgungsnetzausschließlichdie Eingangsverstärker 38 desSpeicherbauelements 10. Alternativ versorgt dieses Versorgungsnetznur jene Eingangsverstärker,die beispielsweise aufgrund von Eigenschaften externer Signalwegeoder aufgrund der anliegenden Signalpegel oder aufgrund der anliegendenDatenrate besonders empfindlich gegenüber der Einkopplung von Störungen sind.Andere Eingangsverstärker,die weniger empfindlich sind oder geringere Datenraten verarbeitenmüssen,werden in diesem Fall überandere Versorgungsnetze versorgt.
    [0033] Alternativwerden überdas erste Versorgungsnetz auch weitere Schaltungen bzw. Schaltungsbestandteilemit elektrischer Leistung versorgt, welche keine oder nur sehr geringeStörungenerzeugen, oder aber, beispielsweise aufgrund großer Eingangskapazitäten, sogareine Stabilisierung der Potentiale VSSR,intern,VDDR,intern, VREF,intern derPoteritialschienen 22, 24, 26 bewirken.
    [0034] Ebensosind vorzugsweise die Übertragungsfunktionenaller Signaleingängesowie des Leistungseingangs und des Referenzsignaleingangs mit dennachgeschalteten Eingangsinduktivitäten 32, 34, 36, 42 undPotentialschienen 22, 24, 26 hinsichtlicheiner Übertragungvon extern induzierten Signalen an die Empfänger 38 gleich. Diesgilt alternativ nur fürjene Signaleingängeund Eingangsverstärker, dieaufgrund von Eigenschaften externer Signalwege, der anliegendenSignalpegel und Datenraten empfindlich gegenüber extern eingekoppelten Störungen sind.Eingangsempfänger,die aufgrund gut abgeschirmter (externer) Signalwege, hoher Signalpegeloder niedriger Datenübertragungsratenunempfindlich gegenüberStörungensind, müssennicht die gleiche Übertragungsfunktionaufweisen wie die Signalwege zu empfindlichen Eingangsverstärkern.
    [0035] Vorzugsweisesind fürdas erste Versorgungsnetz 22, 24 der Eingangsverstärker 38 undfür daszweite Versorgungsnetz 66, 72 des Core/Logic-Bereichs 60 getrennteLeistungseingängebzw. Anschlusskontakte 12, 14, 62, 68 vorgesehen.Alternativ sind zwar getrennte Eingangsinduktivitäten 32, 34, 64, 70 jedochein gemeinsamer externer Leistungseingang bzw. gemeinsame Anschlusskontakte vorgesehen,wenn aufgrund der Eingangsinduktivitäten 32, 34, 64, 70 eineausreichende Trennung der Versorgungsnetze 22, 24, 66, 72 vorliegt,die eine ausreichende Unterdrückungeiner Übertragungvon Störsignalenaus dem Core/Logic-Bereich 60 zu den Eingangsempfängern 38 gewährleisten.
    10 Speicherbauelement 12 ersterAnschlusskontakt 14 zweiterAnschlusskontakt 16 dritterAnschlusskontakt 18 vierterAnschlusskontakt 22 erstePotentialschiene 24 zweitePotentialschiene 26 drittePotentialschiene 32 ersteEingangsinduktivität 34 zweiteEingangsinduktivität 36 dritteEingangsinduktivität 38 Eingangsverstärker 40 ersterEingangsanschluss des Eingangsverstärkers 42 vierteEingangsinduktivität 44 zweiterEingangsanschluss des Eingangsverstärkers 46 Widerstand 48 Kondensator 50 Fortsetzungspunkte 52 ersteAbstimm-Netzwerk 54 zweitesAbstimm-Netzwerk 60 Core/Logic-Bereich 62 fünfter Anschlusskontakt 64 fünfte Eingangsinduktivität 66 viertePotentialschiene 68 sechsterAnschlusskontakt 70 sechsteEingangsinduktivität 72 fünfte Potentialschiene 74 Speicherzellen-Array 76 Generator 80 Ausgangstreiber-Bereich 82 siebterAnschlusskontakt 84 siebteEingangsinduktivität 86 sechstePotentialschiene 88 achterAnschlusskontakt 90 achteEingangsinduktivität 92 siebtePotentialschiene
    权利要求:
    Claims (13)
    [1] Speicherbauelement (10) mit: einemSpeicherzellen-Array (74); Signaleingängen (18); Eingangsverstärkern (38),die mit je einem der Signaleingänge(18) verbunden sind, zum Empfangen, Verstärken undAusgeben von Daten-, Adress- oder Steuersignalen; einem Daten-,Adress- oder Steuersignal-Generator (76) für das Speicherzellen-Array(74); einem ersten Versorgungsnetz (22, 24)zur Leistungsversorgung der Eingangsverstärker (38); und einemzweiten Versorgungsnetz (66, 72) zur Leistungsversorgungdes Daten-, Adress- oder Steuersignal-Generators (76); gekennzeichnetdadurch, dass das erste Versorgungsnetz (22, 24)und das zweite Versorgungsnetz (66, 72) als getrennteVersorgungsnetze ausgebildet sind.
    [2] Speicherbauelement (10) nach Anspruch 1, fernermit: einem ersten externen Leistungseingang (12, 14), dermit dem ersten Versorgungsnetz (22, 24) verbundenist; und einem zweiten externen Leistungseingang (62, 68), dermit dem zweiten Versorgungsnetz (66, 72) verbundenist.
    [3] Speicherbauelement (10) nach Anspruch 1, beidem das erste Versorgungsnetz (22, 24) über eineerste Eingangsinduktivität(32, 34) mit einem ersten externen Leistungseingang(12, 14) verbunden ist, und bei dem das zweiteVersorgungsnetz (66, 72) über eine zweite Eingangsinduktivität (64, 70)mit dem ersten externen Leistungseingang (12, 14)oder mit einem zweiten externen Leistungseingang (62, 68)verbunden ist.
    [4] Speicherbauelement (10) nach Anspruch 2 oder3, bei dem Signalwege überdie Signaleingänge (18)und ein Signalweg überdas erste Versorgungsnetz (22, 24) und den erstenexternen Leistungseingang (12, 14) gleiche Übertragungsfunktionenfür eine Übertragungvon Signalen von außenan die Eingangsverstärker(38) aufweisen.
    [5] Speicherbauelement (10) nach einem der Ansprüche 1 bis4, bei dem einer oder mehrere Signaleingänge (18) oder daserste Versorgungsnetz (22, 24) oder der mit demersten Versorgungsnetz (22, 24) verbundene Leistungseingang(12, 14) ein resistives, kapazitives oder induktivesBauelement (32, 34, 42, 48, 52, 54)aufweist, das so dimensioniert ist, dass Übertragungsfunktionen für eine Übertragung vonSignalen von außenan die Eingangsverstärker (38) über dieSignaleingänge(18) und überdas erste Versorgungsnetz (22, 24) gleich sind.
    [6] Speicherbauelement (10) nach Anspruch 5, beidem das resistive, kapazitive oder induktive Bauelement (32, 34, 42, 48, 52, 54)mit den Eingangsverstärkern(38) auf einem Halbleitersubstrat integriert ist.
    [7] Speicherbauelement (10) nach Anspruch 5, beidem das resistive, kapazitive oder induktive Bauelement (32, 34, 42, 48, 52, 54)zusammen mit den Eingangsverstärkern(38) in einem Gehäuseangeordnet ist.
    [8] Speicherbauelement (10) nach einem der Ansprüche 1 bis7, bei dem jeder der Signaleingänge (18)und der erste Leistungseingang (12, 14) je einen Anschlusskontakt(14, 18) umfassen, wobei Übertragungsfunktionen für Signalwege über jedender Anschlusskontakte (14, 18) der Signaleingänge unddes ersten Leistungseingangs zu den Eingangsverstärkern (38)gleich sind.
    [9] Speicherbauelement (10) nach Anspruch 8, fernermit einem Abstimm-Netzwerk (54), das zwischen den Anschlusskontakt(14) des ersten Leistungseingangs und einen ersten Anschlusskontakt (12)für einBezugspotential geschaltet ist, um die Übertragungsfunktion des erstenLeistungseingangs (12, 14) mit den Übertragungsfunktionender Signaleingängeabzustimmen.
    [10] Speicherbauelement (10) nach Anspruch 9, fernermit einem Referenzsignaleingang, der einen weiteren Anschlusskontakt(16) fürein Referenzpotential umfasst, wobei ein weiteres Abstimm-Netzwerk(52) zwischen dem weiteren Anschlusskontakt (16)des Referenzsignaleingangs und dem ersten Anschlusskontakt (12)geschaltet ist, um die Übertragungsfunktiondes Referenzsignaleingangs mit den Übertragungsfunktionen des erstenLeistungseingangs oder der Signaleingänge abzustimmen.
    [11] Speicherschaltung nach Anspruch 9 oder 10, bei derzumindest ein Teil des Abstimm-Netzwerks (54) oder einTeil des weiteren Abstimm-Netzwerks (52) mit den Eingangsverstärkern (38)auf einem Halbleitersubstrat integriert ist.
    [12] Speicherschaltung nach Anspruch 9 oder 10, bei derzumindest ein Teil des Abstimm-Netzwerks (54) oder einTeil des weiteren Abstimm-Netzwerks (52) zusammen mit denEingangsverstärkern(38) in einem Gehäuseangeordnet ist.
    [13] Speicherschaltung (10) nach einem der Ansprüche 1 bis12, bei der jeder Eingangsverstärker (38)einen Eingangsanschluss (44) aufweist, der über einenWiderstand (46) mit einem weiteren Anschlusskontakt (16)eines Referenzsignaleingangs und über einen Kondensator (48)mit einem ersten Anschlusskontakt (12) für ein Bezugspotentialverbunden ist, und bei dem jeder Signaleingang einen Anschlusskontakt(18) aufweist, wobei die Kondensatoren (48) jeweilsso dimensioniert sind, dass Übertragungsfunktionenfür Signalwege über den weiterenAnschlusskontakt (16) zu den Eingangsverstärkern (38)und überdie Anschlusskontakte (18) der Signaleingänge zu denEingangsverstärkern(38) gleich sind.
    类似技术:
    公开号 | 公开日 | 专利标题
    KR100622322B1|2006-09-13|Driver circuit, receiver circuit, and signal transmission bus system
    US6038188A|2000-03-14|Data transmission circuit, data line driving circuit, amplifying circuit, semiconductor intergrated circuit, and semiconductor memory
    DE10146825B4|2009-08-27|Programmierbare Impedanzsteuerschaltung
    DE3839888C2|1991-11-28|
    DE10302128B3|2004-09-09|Pufferverstärkeranordnung
    KR100209535B1|1999-07-15|입출력 장치
    US7200054B2|2007-04-03|Semiconductor integrated circuit device
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    同族专利:
    公开号 | 公开日
    CN1670858B|2011-06-08|
    CN1670858A|2005-09-21|
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-08-04| OP8| Request for examination as to paragraph 44 patent law|
    2008-04-30| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
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    2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
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    优先权:
    申请号 | 申请日 | 专利标题
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    US11/031,740| US7139206B2|2004-01-09|2005-01-07|Memory component with improved noise insensitivity|
    CN 200510004184| CN1670858B|2004-01-09|2005-01-08|内存组件|
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